Central Processing Unit.プロセッサ、中央処理装置。 制御装置、演算装置、レジスタ群で構成される。コンピュータの頭脳にあたる部分。
CPUがプログラムを実行する際は主記憶上にプログラムをロードする。 プログラムの実行に必要な情報はレジスタに格納される。
近年は1つのCPUの中に複数のコアが入っており、 複数の平行処理が可能。
スレッドはPCから認識されているコア数のこと。
アーキテクチャ
| 制御方式 | |
| CISC | マイクロプログラム |
| RISC | ワイヤードロジック |
ビットに関しては2018年現在は32ビット、64ビットがある。 OSのCPUのビットに対応したものを使う必要がある。 アプリケーションも32ビット、64ビット対応のものがある。
32ビットWindowsではメモリは4GB(実質3.12GB)までしか使えない。 64ビットWindowsではOSによるが8GB以上のメモリが使用できる。
arithmetic logical unit. 演算装置のこと。
アメリカの企業。
(0).イギリスの企業。 CPUの開発を行う。製造はしていない。
(1).イギリスARM社が設計したCPUアーキテクチャー。 RISCに属する。
ARM自体は半導体工場を持たず、設計資料を企業にライセンス提供している。 各メーカーはこれに独自の機能を追加し一つのチップに実装している。
スマホの多くでARM製CPUが採用されている。
Accelerated Processing Unit.
AMDのGPU統合型CPU。Fusion APUとも。 2011年発表。
CPUとGPUを1つのチップに統合したプロセッサ。
AMD Eシリーズ、AMD Cシリーズで初採用。
チップセットはFCH。
AMDが1999年に発表したX86互換のCPU。 K6-IIIの後継。
これまではIntelプラットホームを利用していたが、Athlonからは 独自プラットホームとなった。
Complex Instruction Set Computer. 拡張命令セットコンピュータ。
CPUの命令の種類を増やしたり、高度化したりすることで処理能力を向上させる。
Data Processing Unit. NVIDIA社が開発したユニット。
従来CPUがおこなっていた処理の一部をおこなう。
Floating-Point Unit. 浮動小数点演算装置。
浮動小数点の演算に特化したIC回路。 CPUに接続される。
インテルのCPU。 2006年発表。シングルコアまたはデュアルコア、32bit。
Intel Core 2
2006年。64ビット。
シングルコア、デュアルコア、クアッドコア。
インテルのCPU。2008年頃発売。
i3 i5 i7 i9がある。
世代は型番の4,5桁目で判別できる。8***の場合は8世代、13***の場合は13世代。 ただし初代のみ型番は3桁。
1(Nehalem)
3種類に分かれる。GPUは非統合。
4コア2種類。
BとLは製造プロセス45nm。GとCは32nm。
2
CPUとGPUを1つのダイにおさめることに成功。
12
Pコア、Eコアの2種類のCPUコアを搭載。
DDR5、PCI Express 5.0に対応。
インテルの第12世代Alder Lakeのこと。 命名規則が変更された。 7nmプロセス。
配線はコバルトを使用。
2023年製造開始。
EUV露光を採用。銅配線が改良された。
2022年発表のインテルのCPU。 Pentium、Celeronを廃止、統合したもの。
2023年よりノートPC向けに提供予定。
Software Guard Extensions.
インテルが開発したセキュリティ機能。 ハードウェアを使ってメモリーを暗号化することでデータを防御する
CPU内の専用ユニットMEEによりメモリ上に保護領域を生成、 OS、VMMからデータを保護してプログラムを実行する。
Intel Core i6-10世代、一部Xeon等で対応。
第3世代XeonではMEEのかわりにMEEではなくIntel TME-MKが使われる。
PCでのUHD BD再生にはこの機能が必須だが、2020年頃からCore i、マザーボードではこの機能は削除され始めている。
Instruction Set Architecture. 命令セット。 CPU、MPUを動作させるための命令語の体系のこと。
2023年発表。インテルのCPUアーキテクチャ。
タイルアーキテクチャを採用。 3種のCPUコアを搭載する。
Micro Controller Unit. 廉価なマイクロプロセッサ。 内部構成はパイプラインかランダム論理方式が採用される。
Micro Processing Unit. 演算、制御等の機能を一つの半導体チップに集積したもの。
高速処理が求められる場合に使われる。 主にスーパースカラが採用され、複数のALUをもつ。
メモリは一般的に外付け。
2008年発表。 インテルのアーキテクチャー。 45nm。
メモリコントローラを内蔵したためFSBは廃止。
上位モデルは3次キャッシュを追加。
Neural network Processing Unit. AI、機械学習の処理に特化したプロセッサ。
2007年発表のCPUアーキテクチャ。 45nm。
後継はNehalem。
2005年発売開始。 インテルのMPU。デュアルコア。 2003年のPentium Extreme Editionに続くデュアルコア。
AMDのMPUブランド。 2007年にAthlonに代わるMPUとして発表。
Reduced Instruction Set Computer. 縮小命令セットコンピュータ。
命令の種類を少なくし、1つ1つの命令を高速に実行することにより処理能力を向上させる。
リスクファイブ。 ISAの一つ。オープンソースのCPUコア。
アメリカ米カリフォルニア大学バークレイ校のデビッド・パターソン教授らが中心に開発。 2011年に登場。 管理等はRISC-V Foundationがおこなっている。
AMDの64ビットCPU。2017年登場。
シリーズ
型番の規則。
Ryzen 9 5950X
特殊型番。Xはハイパフォーマンス、Eは低消費電力モデル、Gはグラフィック機能内蔵。
Intel SGXを参照。
Trusted Platform Module. 暗号鍵生成等をおこなう専用プロセッサ。 一般的にタンパリング対策がおこなわれており、物理的な破壊、改ざんでも保護機能がはたらく。
Windows Helloは認証基盤にTPMを使用している。
仕様や基準は非営利団体のTCGが作成している。
1.2と2.0は仕様が大きく異なる。2.0ではECCが使用可能。
ラインナップ
累算器。 CPU内部の演算レジスタのこと。 演算結果を格納する。
CPUを高速に動作するためのメモリ。 使用頻度の高いデータを一時保存する。
CPUの性能を表すのに使われる指標。 1秒間に出力されるクロック信号の数をMHzまたはGHzであらわしたもの。
CPUの中心となる部分。従来は1CPUに1つだったが、 2023年現在は2つ以上のコアを持つ製品(マルチコア)もある。
論理コアとも。
CPUで同時に処理できる作業単位のこと。
負荷が少ない命令の場合、物理コア数よりも多いコア数を認識させることができる。
CPU内部に複数のパイプラインを用意し 並列に動作させ高速化を図る技術のこと。
1つの命令をステージと呼ばれる段に分割し、 各ステージを並列にして処理する方式。
CPU内部の処理装置、外部メモリ、チップセットを結ぶ信号線の束のこと。
データバスとアドレスバスが一度に通信できる情報量をバス幅と呼ぶ。 単位はビット。
内部バス
CPU内部どうし、内部と外部のデータ、命令の通信に使われる。
データバス
CPUとメモリ、I/Oを結ぶ。
読み書きデータを通信する。
アドレスバス
CPUから外部に通信するバス。
CPUのアドレスレジスタから読み書きするデータや命令のアドレスが出力される。
コントロールバス
動作タイミング、読込か書込か等を指示するための制御信号を通信する。
半導体回路の線幅のこと。単位はナノメートル。
Core i 第12世代で10nmとなっている。
MPUを参照。
CPUの構成要素の一つ。 CPUに内蔵された一時保存用高速メモリ。
処理対象とする命令やデータを格納する領域。 一つのCPUには20-100個程度のレジスタがある。 レジスタの数、種類、格納できる値のサイズはCPUの種類により異なる。
主なレジスタ
| プログラムカウンタ(PC) |
| 命令レジスタ(IR) |
| 汎用レジスタ(GR) |
| スタックポインタ(SP) |
| グローバルポインタ(GP) |
| インデックスレジスタ |
| ベースレジスタ |
CPUのビット数はレジスタの記憶容量をあらわす。 32ビットCPUの場合、レジスタのビット幅は32ビットとなる。
専用レジスタと汎用レジスタに分かれる。
プログラムカウンタ
次に実行すべき命令が入っているアドレスを記憶する。
命令レジスタ
取り出した命令を一時的に記憶する。
データは命令部とオペランド部に分かれている。
汎用レジスタ
特に役割が決まっていないレジスタ。